Υλοποίηση Κυκλώματος Ισοστάθμισης Feed-forward Σε Τεχνολογία Fpga Για Υψηλής Απόδοσης Οπτικές Διασυνδέσεις

Abstract

Στις περισσότερες σημερινές δικτυακές υποδομές ποικίλοι τύποι περιορισμών του εύρους ζώνης μπορεί να υπάρχουν κυρίως λόγω των υλικών κατασκευής, των οπτοηλεκτρονικών στοιχείων και της απρόβλεπτης απόκρισης του οπτικού κυματοδηγού (που προκαλεί διασπορά τρόπων διάδοσης). Η υποβάθμιση στην οποία υποβάλλονται τα τηλεπικοινωνιακά σήματα κατά τη διάδοση τους εντός του δικτύου λόγω του συνεχώς περιοριζόμενου εύρους ζώνης φέρνουν στο προσκήνιο την ανάγκη εισαγωγής μεθόδων ισoστάθμισης για την αντιμετώπιση του φαινομένου, δηλαδή όλων των μεθόδων για την αντιστροφή/ακύρωση της παραμόρφωσης που προκαλείται από το κανάλι μετάδοσης. Παράλληλα, στο τμήμα της διαδρομής του σήματος που εφαρμόζεται κάποια τεχνική ισοστάθμισης, επιβάλλεται η διάδοση του σήματος να παραμένει όσο το δυνατόν πιο ανεμπόδιστη. Για το λόγο αυτό, προτιμάται η ισοστάθμιση να υλοποιείται σε σύστημα επεξεργασίας με δυνατότητες μεγάλου ρυθμού διακίνησης δεδομένων και υψηλής ταχύτητας επεξεργασίας, όπως σε κάποιο ολοκληρωμένο κύκλωμα FPGA.Σκοπός της παρούσας διπλωματικής εργασίας είναι η κατασκευή κυκλώματος ισοστάθμισης με δυνατότητα υψηλoύ ρυθμού διακίνησης δεδομένων σε πλατφόρμα FPGA για αξιοποίηση σε οπτικές διασυνδέσεις σε κέντρα δεδομένων, χρησιμοποιώντας τη μέθοδο ισοστάθμισης feed forward equalization (FFE). Πιο συγκεκριμένα, παρουσιάζουμε ένα ευέλικτο FFE σύστημα με πολλαπλές επαναδιαμορφώσιμες αρχιτεκτονικές και περιγράφουμε τεχνικές παραλληλίας για να επιταχύνουμε το κύκλωμα FFE. Στη συνέχεια περιγράφoυμε συνοπτικά το οπτικό σύστημα πραγματικού χρόνου μέσα στο οποίο ενσωματώνεται το κύκλωμα FFE ισοστάθμισης, διεξάγουμε μελέτη ακρίβειας για τα διάφορα σενάρια ισοστάθμισης, καθώς επίσης και εξερεύνηση του χώρου σχεδίασης, ώστε να καταλήξουμε στη βέλτιστη δυνατή παραμετροποίηση του κυκλώματος FFE. Η τελική μας υλοποίηση στο Xilinx XC7VH580T FPGA μπορεί να υποστηρίξει οπτική διασύνδεση με ρυθμό διακίνησης δεδομένων μέχρι και 58 Gbps (29 GSa/s για διαμόρφωση PAM-4) και ρυθμό εμφάνισης σφαλμάτων ίσο με 5.64 x 10-5.