Υλοποίηση Συστήματος Δυναμικής Διαχείρισης Μνήμης Σε Fpga Μέσω Τεχνικών Υψηλού Επιπέδου Σύνθεσης

Abstract

Αυτήν τη χρονική περίοδο οι μηχανικοί του κλάδου προσπαθούν να κατασκευάσουνυπερ-υπολογιστές που θα έχουν απόδοση της τάξης των 10^18 πράξεων κινητήςυποδιαστολής ανα δευτερόλεπτο (ExaFLOPS). Αρκετές σχετικές μελέτεςέχουν δείξει ότι για να γίνει αυτό θα πρέπει να υιοθετήσουμε ένα αρχιτεκτονικόμοντέλο που εκμεταλλεύεται τα πλεονεκτήματα της συνύπαρξης υλικού (hardware)και λογισμικού (software). Για αυτόν τον σκοπό έχουν προταθεί οιετερογενείς αρχιτεκτονικές πολλών επιταχυντών υλικού. Τα εργαλείαυψηλού επιπέδου σύνθεσης διευκολύνουν την δημιουργία συστημάτων με πολλούςεπιταχυντές υλικού και για αυτό αναμένεται να διαδραματίσουν καθοριστικόρόλο στην επίτευξη αυτού του σκοπού.Τα FPGA αποτελούν μία ελκυστική πλατφόρμα ανάπτυξης αρχιτεκτονικώνπολλαπλών επιταχυντών υλικού, μέσω της εγγενούς ευελιξίας επαναπρογραμματισμού τουςκαθώς και της ενεργειακής τους απόδοσης.Ωστόσο, η οργάνωση της μνήμης αποτελεί τονκυριότερο περιοριστικό παράγοντα στις αρχιτεκτονικές με πολλούς επιταχυντές.Προηγούμενες μελέτες έχουν δείξει ότι η στατική δέσμευση μνήμης - ο de factoμηχανισμός δέσμευσης μνήμης που υποστηρίζεται από τα σύγχρονα εργαλεία - είναιη κύρια αιτία της υποχρησιμοποίησης πόρων. Μία πρόσφατη προσέγγιση επεκτείνειτις σύγχρονες μεθόδους Υψηλού Επιπέδου Σύνθεσης μέσω ενός συστήματος δυναμικήςδιαχείρισης μνήμης που μπορεί να ενσωματωθεί στην σύνθεση συστημάτων μεπολλαπλούς επιταχυντές.Η παρούσα διπλωματική εργασία α) επεκτείνει τους μηχανισμούς δέσμευσηςκαι αποδέσμευσης μνήμης για να βελτιστοποιήσει την αποδοση τους σύμφωνα με τιςαπαιτήσεις κατά την εκτέλεση μίας εφαρμογής β) αναπτύσει μία νέα αρχιτεκτονικήγια την λίστα με τα ελεύθερα μπλοκ μνήμης και γ) υλοποιεί δύο εναλλακτικούςαλγορίθμους δεσμευσης μνήμης σε συνθέσιμο C κώδικα (Next Fit,Best Fit). Το προτεινόμενο σύστημα αξιολογήθηκε με την βοήθεια τουVivado HLS με μία σειρά από πειράματα με υψηλές απαιτήσεις σεμνήμη. Η πειραματική ανάλυση έδειξε ότι η νέα αυτή αρχιτεκτονικήαυξάνει κατά πολύ την ταχύτητα του συστήματος (μέχρι και 40χ) ενώπαράλληλα μειώνει και την χρησιμοποίηση των πόρων του FPGA (-21\%φλιπ-φλοπ, -10\% LUTs, -10\% block-RAMs).