Αρχιτεκτονική Σχεδίαση Ασαφούς Ελεγκτή Σε Vhdl Και Υλοποίηση Σε Fpga

Abstract

Η παρούσα διπλωματική βασίζεται στην κατασκευή ενός γρήγορου παραμετρικού ψηφιακού ασαφούς ελεγκτή (DFLC: Digital Fuzzy Logic Controller) τύπου Takagi-Sugeno μηδενικής τάξης, ο οποίος επεξεργάζεται μόνο τους ενεργούς ασαφείς κανόνες (εκείνους με μη μηδενική δύναμη για τις δοσμένες εισόδους), με υψηλή συχνότητα λειτουργίας, χωρίς μεγάλη περιπλοκότητα. Χρησιμοποιείται μια βελτιστοποιημένη μέθοδος σχεδίασης του ασαφούς ελεγκτή η οποία μειώνει σημαντικά το χρόνο που απαιτείται για την επεξεργασία όλων των ενεργών κανόνων, αυξάνοντας τη συχνότητα δειγματοληψίας. Ο DFLC που υλοποιήθηκε επιτυγχάνει εσωτερική συχνότητα λειτουργίας τουλάχιστο 200MHz, διαθέτοντας δύο 8-bit εισόδους και μία 12-bit έξοδο, με εφτά το πολύ τραπεζοειδείς συναρτήσεις συμμετοχής για κάθε είσοδο και με 49 ασαφείς κανόνες. Όλα τα στοιχεία του DFLC μοντελοποιήθηκαν αρχικά μέσω του Simulink ώστε να επιβεβαιωθεί η σωστή λειτουργία τους και να παραχθούν διανύσματα δοκιμής (test vectors) για χρήση σε μετέπειτα προσομοιώσεις. Η αρχιτεκτονική του DFLC υλοποιήθηκε σε ένα Field Programmable Gate Array (FPGA) chip χρησιμοποιώντας τη γλώσσα περιγραφής υλικού VHDL (Very high speed integrated circuits Hardware Description Language) και προηγμένα εργαλεία θέσης και δρομολόγησης (place and route).