Please use this identifier to cite or link to this item:
http://artemis.cslab.ece.ntua.gr:8080/jspui/handle/123456789/14446
Full metadata record
DC Field | Value | Language |
---|---|---|
dc.contributor.author | Ξυδης Σωτηριος | |
dc.date.accessioned | 2018-07-23T14:39:47Z | - |
dc.date.available | 2018-07-23T14:39:47Z | - |
dc.date.issued | 2005-10-26 | |
dc.date.submitted | 2005-12-21 | |
dc.identifier.uri | http://artemis-new.cslab.ece.ntua.gr:8080/jspui/handle/123456789/14446 | - |
dc.description.abstract | Σκοπός της διπλωματικής αυτής εργασίας είναι η παρουσίαση ενός εργαλείου αυτοματοποιημένης σχεδίασης υλικού, για την παραγωγή και σύνθεση γενικών συντακτικών αναγνωριστών γραμματικών χωρίς συμφραζόμενα (Context Free Grammars-CFGs). Το εργαλείο δέχεται ως είσοδο τις προδιαγραφές μιας οποιασδήποτε CFG και παράγει ως έξοδο Verilog-HDL συνθέσιμο κώδικα, ο οποίος περιγράφει το κατάλληλο hardware που απαιτείται για την αναγνώριση της γραμματικής εισόδου. Το προτεινόμενο εργαλείο γράφθηκε με την βοήθεια της γλώσσας προγραμματισμού C++ και δίνει την δυνατότητα στο χρήστη να επιλέξει μεταξύ τριών διαφορετικών αρχιτεκτονικών υλοποίησης (σειριακής-pipelined-παράλληλης) κλιμακούμενου βαθμού παραλληλίας. Οι αρχιτεκτονικές που χρησιμοποιήθηκαν έχουν σχεδιαστεί προσεκτικά, με σκοπό να αποτελέσουν πρότυπα για την υλοποίηση οποιουδήποτε CFG parser σε υλικό. Ανάλογα με τις προδιαγραφές της κάθε γραμματικής εισόδου γίνεται η κατάλληλη παραμετροποίηση της πρότυπης αρχιτεκτονικής, που έχει επιλέγει για την υλοποίηση του parser. Ο χρόνος που απαιτείται για την συντακτική αναγνώριση της συμβολοσειράς εισόδου ελαττώνεται αισθητά, κινούμενοι σταδιακά από την σειριακή προς την παράλληλη αρχιτεκτονική, ενώ θα πρέπει να σημειωθεί ότι ο χρόνος παραγωγής του τελικού HDL συνθέσιμου κώδικα είναι αμελητέος. Πιο συγκεκριμένα, η pipelined υλοποίηση επιταχύνει, κατά μέσο όρο, την διαδικασία αναγνώρισης σε σχέση με την σειριακή κατά ένα παράγοντα της τάξης του 7,8%. Αντίστοιχα η παράλληλη υλοποίηση επιταχύνει, κατά μέσο όρο, την διαδικασία αναγνώρισης σε σχέση με την pipelined κατά ένα παράγοντα της τάξης του 1,52. | |
dc.language | Greek | |
dc.subject | συντακτική ανάλυση | |
dc.subject | γραμματικές χωρίς συμφραζόμενα | |
dc.subject | εργαλείο σύνθεσης υλικού | |
dc.subject | αυτοματοποιημένη σύνθεση | |
dc.subject | verilog | |
dc.subject | hdl | |
dc.subject | fpga | |
dc.subject | context free grammar | |
dc.subject | cfg | |
dc.subject | parsing | |
dc.subject | hardware parser | |
dc.subject | automated synthesis tool | |
dc.title | Υλοποιηση Εργαλειου Αυτοματοποιημενης Σχεδιασης Και Συνθεσης Σε Υλικο Αλγοριθμων Συντακτικης Αναγνωρισης | |
dc.type | Diploma Thesis | |
dc.description.pages | 314 | |
dc.contributor.supervisor | Παπακωνσταντίνου Γεώργιος | |
dc.department | Τομέας Τεχνολογίας Πληροφορικής & Υπολογιστών | |
dc.organization | ΕΜΠ, Τμήμα Ηλεκτρολόγων Μηχανικών & Μηχανικών Υπολογιστών | |
Appears in Collections: | Διπλωματικές Εργασίες - Theses |
Files in This Item:
File | Size | Format | |
---|---|---|---|
DT2005-0234.doc | 5.02 MB | Microsoft Word | View/Open |
Items in Artemis are protected by copyright, with all rights reserved, unless otherwise indicated.