Υλοποιηση Γραμματικων Σε Fpga

Abstract

Σκοπός της παρούσας διπλωματικής εργασίας είναι η ανάπτυξη και η υλοποίηση στη γλώσσα περιγραφής Verilog αλγορίθμου για την εξαγωγή του συντακτικού δένδρου (parse tree) από εισαγώμενα δεδομένα και στη συνέχεια κατασκευή του διακοσμημένου συντακτικού δένδρου και υπολογισμό της καθοριζόμενης σημασιολογίας (semantic evaluation). Τα δεδομένα εισόδου τοποθετούνται πρώτα στο συντακτικό πίνακα (parse table), ο οποίος διατρέχεται κατάλληλα για να προκύψει τελικά το συντακτικό δένδρο. Επίσης, η σημασιολογία (semantics) ορίζεται σε task της Verilog για να μπορεί να αλλάζει χωρίς να επηρεάζει τη ροή του κυρίως μέρους του προγράμματος του module.Στην υλοποίηση ελέγχθηκαν δύο διαφορετικές κατηγορηματικές γραμματικές (Attribute Grammars) για εκτέλεση αριθμητικών πράξεων, αλλά έγινε και η απαραίτητη αυτοματοποίηση στο πρόγραμμα ώστε να μπορεί να εφαρμοστεί οποιαδήποτε κατηγορηματική γραμματική με επιτυχία.Η υλοποίηση των αλγορίθμων έγινε στο περιβάλλον ISE 9.1i της Xilinx. Η εκτέλεση μπορεί να γίνει σε Ενσωματωμένα Συστήματα βασισμένα στην τεχνολογία Field Programmable Gate Array (FPGA) και πιο συγκεκριμένα σε πλακέτες κατασκευασμένες από τη Xilinx. Ο παραγόμενος πηγαίος Verilog κώδικας προσομοιώνεται ώστε να ελεγχθεί αν η συμπεριφορά του συστήματος είναι η επιθυμητή με την χρήση του πακέτου λογισμικού ModelSim SE 6.2b.