Αποδοτική Σχεδίαση Μιγαδικού Πολλαπλασιαστή Σε Asic Και Fpga

Abstract

Ο σκοπός της παρούσας διπλωματικής εργασίας ήταν η σχεδίαση διαφόρων τοπολογιών μιγαδικών πολλαπλασιαστών και η διερεύνησή τους ως προς τις επιδόσεις τους στην επιφάνεια, κατανάλωση και καθυστέρηση σε ASIC και FPGA.Υλοποιήθηκαν έξι τοπολογίες βασισμένες σε δύο αλγόριθμους πολλαπλασιασμού δύο μιγαδικών αριθμών, τον συμβατικό αλγόριθμο και τον αλγόριθμο του Gauss. Ταυτόχρονα, υλοποιήθηκαν δύο διαφορετικές μονάδες επανακωδικοποίησης για την υλοποίηση της πράξης Χ*(Α+Β). Σχεδιάστηκαν διαφορετικές αρχιτεκτονικές υλοποίησής τους και διερευνήθηκε ποια είναι η αποδοτικότερη.Συγκεκριμένα, υλοποίηθηκαν σε γλώσσα Verilog δύο διαφορετικά κυκλώματα ενός μιγαδικού πολλαπλασιαστή σύμφωνα με τον συμβατικό αλγόριθμο και τέσσερα διαφορετικά κυκλώματα σύμφωνα με τον αλγόριθμο του Gauss σε μήκη λέξεως 8 ως 64 bits. Τα κυκλώματα προσομοιώθηκαν, συντέθηκαν και εφαρμόστηκαν σε ASIC και FPGA.Τα αποτελέσματα καθυστέρησης του κρίσιμου μονοπατιού, κατανάλωσης και επιφάνειας χρησιμοποιήθηκαν για την σύγκριση των υλοποιήσεων με σκοπό την εύρεση της αποδοτικότερης υλοποίησης στο κάθε μέσο (ASIC και FPGA). Επίσης διενεργήθηκε μια συγκριτική αξιολόγηση των αποτελεσμάτων στα δύο μέσα, με σκοπό την διερεύνηση της επίδρασης του μέσου στην απόδοση της υλοποίησης.