Υλοποίηση Υπολογιστικού Πυρήνα Πολλαπλασιασμού Αραιού Πίνακα με Διάνυσμα σε FPGA

Abstract

Ο πολλαπλασιασμός αραιού πίνακα με διάνυσμα (SpMV) αποτελεί βασικό κομμάτι πολλών εφαρμογών του High Performance Computing. Η αλγοριθμική του φύση όμως περιορίζει τη μέγιστη δυνατή επίδοση που μπορεί να επιτευχθεί από επεξεργαστές γενικού σκοπού (CPU). Τα τελευταία χρόνια έχει αναπτυχθεί η τάση του συνδυασμού CPUs με προγραμματιζόμενους επιταχυντές ειδικού σκοπού, για υπολογιστικές εφαρμογές υψηλής έντασης. Πλέον, στόχος δεν είναι μόνο η βελτίωση της επίδοσης, αλλά και η ενεργειακή αποδοτικότητα των συστημάτων αυτών. Οι επαναδιαμορφούμενες αρχιτεκτονικές (FPGA) προβάλλουν ως μια ισχυρή εναλλακτική επιλογή για συστήματα υψηλής απόδοσης και χαμηλής κατανάλωσης. Το κύριο μειονέκτημα των FPGA είναι ότι απαιτείται περισσότερη προσπάθεια για τη σχεδίαση μιας εφαρμογής που προορίζεται για αυτά, συγκρινόμενο με CPU ή GPU. Παρ' όλα αυτά, με την ανάπτυξη εργαλείων σύνθεσης υψηλού επιπέδου (High Level Synthesis - HLS) και τον προγραμματισμό τους σε γλώσσες υψηλού επιπέδου (C++), τα FPGA έχουν γίνει πιο προσιτά προς την HPC κοινότητα. Αντικείμενο της διπλωματικής εργασίας είναι η υλοποίηση και βελτιστοποίηση του αλγορίθμου SpMV σε FPGA, κάνοντας χρήση εργαλείων HLS. Επιπλέον, μελετάται η απόδοση της υλοποίησης μας, με όρους επίδοσης και ενεργειακής αποδοτικότητας, συγκρινόμενη με σύγχρονες CPU και GPU.