Υλοποίηση αλγορίθμου ετεροσυσχέτισης υψηλών επιδόσεων σε fpga για τηλεπικοινωνιακές εφαρμογές

Abstract

Στην πορεία υλοποίησης του 5G είναι πολύ σημαντική η ανάπτυξη εξαρτημάτων,σε ψηφιακό επίπεδο,που θα μπορούν να ανταποκριθούν στις απαιτήσεις των πρωτοκόλλων επικοινωνίας.Ένα από αυτά τα ψηφιακά εξαρτήματα είναι ο ανιχνευτής σήματος.Σκοπός του ανιχνευτή σήματος είναι η ανίχνευση και επαναμετάδοση συγκεκριμένου σήματος ,που υποδηλώνει προσπάθεια επικοινωνίας από τον πομπό, στο δέκτη.Ακόμα πέρα από την σωστή αναμετάδοση του σήματος,υπάρχει μεγάλη ανάγκη ο ανιχνευτής να καταναλώνει όσο το δυνατόν λιγότερους πόρους ,καθώς το 5G αποτελείται από πολλά μέρη και ο χώρος πάνω στα fpga είναι περιορισμένος.Τέλος, βασικότερο προαπαιτούμενο για την ενσωμάτωση του ανιχνευτή στο σύστημα, είναι η σωστή λειτουργία του σε μεγάλη συχνοτητα ρολογιού,έτσι ώστε να μπορεί να ανταποκριθεί στις μεγάλες ταχύτητες του 5G. Για την επίτευξη της ανίχνευσης σημάτων χρησιμοποιείται η τεχνική της ετεροσυσχέτισης με την μέθοδο του πολλαπλασιασμού.Η ετεροσυσχέτιση εφαρμόστηκε αρχικά στο μέτρο του σήματος και στην συνέχεια στο πραγματικό του μέρος .Τελικά, αποδείχθηκε ότι ο συνδυασμός των δύο μεθόδων είναι αυτός που δίνει τα καλύτερα αποτελέσματα.Με την εξαγωγή του μέτρου και την αφαίρεση από αυτό συγκεκριμένης προυπολογισμένης ποσότητας καταλήγουμε να έχουμε θετικούς και αρνητικούς αριθμούς χωρίς να επηρεαζόμαστε από την γωνία του διανύσματος.Αυτό μας επιτρέπει να έχουμε μεγάλη ακρίβεια ανεξάρτητα από την επίδραση του διαύλου (στροφή φάσης). Τα σήματα που θα ανιχνεύονται είναι σήματα των 320 σημείων με ακρίβεια 16 bit(full precision).Η αρχιτεκτονική θα πρέπει να διαθέτει την δυνατότητα εκμετάλλευσης όλου του εύρους των bit στις εισόδους, στο εσωτερικό και στις εξόδους της. Η παρούσα διπλωματική εργασία στοχεύει στην υλοποίηση ενός τέτοιου ανιχνευτή σημάτων με την λιγότερη δυνατή κατανάλωση πόρων πάνω στην πλακέτα (XCZU28DR- 2FFVG1517E RFSoC ) και την σωστή λειτουργία στα 500Mhz.Στόχος είναι η υλοποίηση του κυκλώματος σε μία έκταση της τάξης των 9000-10000 LUTS και των 100 μονάδων DSPs.Ουσιαστικά το κύκλωμα πρέπει να καταλαμβάνει περίπου το 2% των πόρων του fpga. Η αυστηρή απαίτηση υλικού και χρονισμού επιτεύχθηκε με την υλοποίηση δέντρου αθροιστών για την μείωση των αθροιστών στο υπολογισμό του τελικού αθροίσματος, και την εκμετάλλευση της περιοδικότητας των σημάτων ώστε να γίνει αποδοτικότερη χρήση των λειτουργικών μονάδων του fpga(DSPs). Μετά από εκτενή έλεγχο με την βοήθεια του matlab διαπιστώθηκε, πως το κύκλωμα λειτουργεί σωστά στην εισαγωγή μεγάλων εισόδων, καθώς και ότι είναι ανθεκτικό στην παραμόρφωση και εξασθένηση που προκαλεί ο τηλεπικοινωνιακός δίαυλος πάνω στο διαδιδόμενο σήμα.