Σχεδιασμός και Βελτιστοποίηση επιταχυντή βασισμένου σε FPGA για τον αλγόριθμο Πολλαπλασιασμού Αραιού Πίνακα με Διάνυσμα

Abstract

Ο Πολλαπλασιασμός Αραιού Πίνακα με Διάνυσμα (SpMV) αποτελεί έναν ευρέως χρησιμοποιούμενο υπολογιστικό πυρήνα σε πολλές επιστημονικές εφαρμογές. Με την αύξηση του μεγέθους και της πολυπλοκότητας των δεδομένων, ο SpMV αποτελεί πλέον ένα υπολογιστικά βαρύ πρόβλημα. Τα Field Programmable Gate Arrays (FPGAs) έχουν κερδίσει αρκετό έδαφος ως μία εναλλακτική των κλασσικών CPUs και GPUs εξαιτίας της υψηλής παραλληλοποίησης των υπολογισμών, της δυνατότητας επαναπρογραμματισμού τους και της ενεργειακής τους αποδοτικότητας. Στόχος της διπλωματικής εργασίας είναι η μελέτη της υλοποίησης του Πολλαπλασιασμού Αραιού Πίνακα με Διάνυσμα σε FPGA, η αξιολόγηση της επίδοσης της και της ενεργειακής της αποδοτικότητας συγκριτικά με υλοποιήσεις σε CPU και GPU, και η σύγκριση με την Vitis Sparse Library για τον SpMV στο Xilinx Alveo U280 FPGA. Στα πλαίσια της εργασίας θα εξετάσουμε διαφορετικές σχεδιαστικές επιλογές για την υλοποίηση του SpMV, με χρήση της παράλληλης επεξεργασίας και την βελτιστοποίηση της κατανομής της μνήμης. Παράλληλα, θα εξετάσουμε τα πλεονεκτήματα και τα μειονεκτήματα της υλοποίησης του SpMV σε FPGA όσον αφορά την αξιοποίηση των πόρων, την επίδοση, την κλιμακωσιμότητα και την ενεργειακή κατανάλωση.