Σχεδίαση ενός χαμηλής κατανάλωσης μετατροπέα αναλογικού σήματος σε ψηφιακό διαδοχικής προσέγγισης (SAR ADC) των 8-bit

Abstract

Στόχος της παρούσας διπλωματικής εργασίας είναι η σχεδίαση ενός Μετατροπέα Αναλογικού σήματος σε Ψηφιακό διαδοχικής προσέγγισης (SAR ADC) των 8-bit δίνοντας ιδιαίτερη έμφαση στην εξοικονόμηση ενέργειας. Ο σχεδιασμός αυτός αποσκοπεί στην αποτελεσματική μετάφραση σημάτων αισθητήρων ή φωνητικών εντολών σε ψηφιακή πληροφορία για εφαρμογές γενικού σκοπού. Η τελική αρχιτεκτονική αποτελείται από διάφορα υποσυστήματα. Αναλυτικότερα, το σύστημα Δειγματοληψίας και Συγκράτησης είναι υπεύθυνο να δειγματοληπτεί το σήμα εισόδου και διατηρεί το δείγμα έως ότου ολοκληρωθεί η διαδικασία της μετατροπής. Στη συνέχεια, το δείγμα αυτό, το οποίο αποτελεί ένα διαφορικό σήμα, οδηγείται σε έναν Συγκριτή με Μανδάλωση και συγκρίνεται με το διαφορικό σήμα ενός Μετατροπέα Ψηφιακού σήματος σε Αναλογικό (DAC). Ανάλογα με το αποτέλεσμα της σύγκρισης, ο Καταχωρητής Διαδοχικής Προσέγγισης (SAR) θέτει με λογικό 0 ή λογικό 1 την κατάλληλη θέση του. Τέλος, το περιεχόμενο του καταχωρητή εισέρχεται ως είσοδο στο DAC ο οποίος με τη σειρά του προσφέρει την έξοδό του προς σύγκριση. Με άλλα λόγια, ο μετροπέας εκτελεί τον αλγόριθμο της δυαδικής αναζήτησης έτσι ώστε να εντοπίσει την ψηφιακή λέξη που περιγράφει καλύτερα την αναλογική είσοδο. Εκτός από την χαμηλή κατανάλωση, ο μετατροπέας χρειάζεται πολύ μικρή τάση τροφοδοσίας. Παράλληλα, διαθέτει ικανοποιητική γραμμικότητα και έχει εξαιρετικές δυναμικές επιδόσεις. Η υλοποίηση και προσομοίωση των κυκλωμάτων έγινε με το πρόγραμμα σχεδίασης Cadence IC Suite και η τεχνολογία που χρησιμοποιήθηκε είναι η TSMC 90nm.