Please use this identifier to cite or link to this item:
http://artemis.cslab.ece.ntua.gr:8080/jspui/handle/123456789/19276
Title: | Υλοποίηση ενός χαμηλής κατανάλωσης αναλογικού ταξινομητή για διαθεματικές εφαρμογές με ενσωματωμένα κυκλώματα διαχείρισης ενέργειας |
Authors: | Παπαθανασίου, Ανδρέας Σωτηριάδης Παύλος-Πέτρος |
Keywords: | Μπεϋζιανός Ταξινομητής Μονάδα Διαχείρισης Ενέργειας κύκλωμα Winner-Take-All κύκλωμα Bump Bandgap Αναφορά Τάσης κύκλωμα Constant-gm Low-Dropout Regulator Digital to Analog μετατροπείς mixed-signal αρχιτεκτονική σχεδίαση χαμηλής κατανάλωσης ισχύος περιοχή υπο-κατωφλίου πλήρως ρυθμίσιμη υλοποίηση |
Issue Date: | 26-Sep-2024 |
Abstract: | Στην εργασία αυτή παρουσιάζεται η σχεδίαση ενός αναλογικού ταξινομητή ψηφιακής εισόδου, η λειτουργία του οποίου βασίζεται στο Μπεϋζιανό μοντέλο, καθώς και μίας μονάδας διαχείρισης ενέργειας για την τροφοδοσία του. Στην προτεινόμενη αρχιτεκτονική του ταξινομητή προστίθενται μετατροπείς Digital-to-Analog για μετατροπή ψηφιακών εισόδων στα αναλογικά σήματα που απαιτεί ο ταξινομητής. Το μοντέλο του ταξινομητή εκπαιδεύεται με χρήση python και όλα τα κυκλώματα σχεδιάζονται για πολύ χαμηλή κατανάλωση ισχύος έχοντας εξωτερική τροφοδοσία τάσης 0.9V και ρεύματα πόλωσης της τάξης μερικών nA. Το προτεινόμενο σύστημα υλοποιείται στην τεχνολογία TSMC 90nm και η επίδοσή του επιβεβαιώνεται με προσομοιώσεις στο Cadence IC Suite. |
URI: | http://artemis.cslab.ece.ntua.gr:8080/jspui/handle/123456789/19276 |
Appears in Collections: | Διπλωματικές Εργασίες - Theses |
Files in This Item:
File | Description | Size | Format | |
---|---|---|---|---|
AP_thesis_final.pdf | 3.69 MB | Adobe PDF | View/Open |
Items in Artemis are protected by copyright, with all rights reserved, unless otherwise indicated.