Υλοποιήση και αξιολόγηση της επέκτασης SVNAPOT στην μικροαρχιτεκτονική CVA6

Abstract

Το RISC-V αποτελεί μια ανοικτή αρχιτεκτονική βασισμένη στην λογική του μειωμένου συνόλου εντολών (RISC). Δημιουργήθηκε με στόχο να προσφέρει μια ευέλικτη, επεκτάσιμη και αποδοτική πλατφόρμα για έρευνα, εκπαίδευση και εμπορική εκμετάλλευση, επιτρέποντας στους σχεδιαστές να αναπτύσσουν προσαρμοσμένους επεξεργαστές χωρίς τους περιορισμούς. Ο CVA6 είναι ένας επεξεργαστής in-order έξι σταδίων, συμβατός με την αρχιτεκτονική RISC-V, ο οποίος στοχεύει στην εφαρμογή τεχνολογιών FPGA και ASIC. Στην παρούσα εργασία, διερευνούμε την υποστήριξη της επέκτασης προτύπου SVNAPOT της RISC-V, καθώς και την υλοποίηση και την αξιολόγηση της προσθήκης ενός δευτέρου επιπέδου TLB (Translation Lookaside Buffer) στο CVA6 παράλληλα με το PTW (Page Table Walker). Το TLB είναι ένα μικροαποθετήριο στον επεξεργαστή που επιταχύνει τη διαδικασία μετάφρασης διευθύνσεων μνήμης από εικονικές σε φυσικές. Αυτή η προσωρινή αποθήκευση επιτρέπει στον επεξεργαστή να αποφύγει τις συνεχείς αναζητήσεις στους πίνακες μεταφράσεων κατά την εκτέλεση εντολών, βελτιώνοντας έτσι την απόδοση του συστήματος. Συχνά, παρατηρείται η έννοια της συνέχειας μεταξύ των σελίδων μνήμης. Συγκεκριμένα, η συνεχόμενη διάταξη τους σε έναν εικονικό ή φυσικό χώρο μνήμης μπορεί να αξιοποιηθεί για τη μείωση του χρόνου προσπέλασης και της πιθανότητας αστοχίας σε επίπεδο εύρεσης της ζητούμενης μετάφρασης. Η επέκταση προτύπου SVNAPOT προσφέρει μια κωδικοποίηση που επιτρέπει την ομαδοποίηση αυτών των σελίδων, διαχειριζόμενες από το σύστημα ως μια ενιαία μεγάλη σελίδα. Αυτό παρέχει πληθώρα πλεονεκτημάτων, όπως τη μείωση του overhead από τον μηχανισμό μετάφρασης διευθύνσεων, και συνεπώς την ελάττωση των συνολικών κύκλων εκτέλεσης. Η ανάπτυξη και αξιολόγηση της σχεδίασης πραγματοποιήθηκε σε δύο στάδια. Αρχικά, μέσω της χρήσης προσομοιωτή (Verilator), λήφθηκαν τα πρώτα αποτελέσματα και έγινε η πρώτη εκτίμηση της ορθότητας. Στη συνέχεια, η αξιολόγηση μετατοπίστηκε στη χρήση πραγματικού υλικού και συγκεκριμένα στην πλακέτα Xilinx Alveo U280 FPGA μέσω του FireSim, όπου εξετάστηκε τόσο η προσθήκη του L2 TLB, όσο και η σύγκριση της υλοποίηση του SVNAPOT με τη χρήση μεγάλων σελίδων. Τέλος, η ανάλυση της επίδοσης ελέγχθηκε χρησιμοποιώντας τα μετροπρογράμματα της σουίτας SPEC2006.